chiet是硅片级别的“结构重构复用”，它把传统的c分解为多个芯粒模块，将这些芯粒分开制备后再通过互联封装形成一个完整芯片。芯粒可以采用不同工艺进行分离制造，可以显著降低成本，并实现一种新形式的i复用。随着摩尔定律的放缓，chiet成本持续提高c集成度和算力的重要途径，特别是随着2022年3月份uce联盟的成立，chiet互联标准将逐渐统一，产业化进程将进一步加速。基于先进封装技术的chiet可能将重构芯片研发流程，从制造到封测，从eda到设计，全方位影响芯片的区域与产业格局。
自1965自摩尔定律首次被提出以来，集成电路产业一直遵循着摩尔定律向前发展。直到近几年，随着晶体管尺寸逼近材料的物理极限，工艺节点进步的花费已难以承受，芯片性能的提升也不再显著，摩尔定律接近极致。在此背景下，chiet芯粒技术逐渐崭露头角，
有望成为产业界解决高性能、低成本芯片需求的重要技术路线。chiet创新了芯片封装理念。它把原本一体的csysteonchi，系统级芯片分解为多个芯粒，分开制备出这些芯粒后，再将它们互联封装在一起，形成完整的复杂功能芯片。这其中，芯粒可以采用不同的工艺进行分离制造，例如对于cu、gu等工艺提升敏感的模块，采用昂贵的先进制程生产；而对于工艺提升不敏感的模块，采用成熟制程制造。同时，芯粒相比于c面积更小，可以大幅提高芯片的良率、提升晶圆面积利用率，进一步降低制造成本。此外，模块化的芯粒可以减少重复设计和验证环节，降低芯片的设计复杂度和研发成本，加快产品的
迭代速度。chiet被验证可以有效降低制造成本，已成为头部厂商和投资界关注的热点。
chiet的技术核心在于实现芯粒间的高速互联。c分解为芯粒使得封装难度陡增，如何保障互联封装时芯粒连接工艺的可靠性、普适性，实现芯粒间数据传输的大带宽、低延迟，是chiet技术研发的关键。此外，芯粒之间的互联特别是25d、3d先进封装会带来电磁干扰、信号干扰、散热、应力等诸多复杂物理问题，这需要在芯片设计时就将其纳入考虑，并对eda工具提出全新的要求。
近年来，先进封装技术发展迅速。作为25d、3d封装关键技术的tsvthroughsivia，硅通孔已可以实现一平方毫米100万个tsv。封装技术的进步，推动chiet应用于cu、gu等大型芯片。2022年3月，多家半导体领军企业联合成立了ucieuniversachietterexress，通用chiet高速互联联盟。chiet互联标准有望逐渐实现统一，并形成一个开放性生态体系。面向后摩尔时代，chiet可能将是
突破现有困境最现实的技术路径。chiet可以降低对先进工艺制程的依赖，实现与先进工艺相接近的性能，成为半导体产业发展重点。从成本、良率平衡的角度出发，
2d、25d和3d封装会长期并存；同构和异构的多芯粒封装会长期并存；不同的先进封装和工艺会被混合使用。chiet有望重构芯片研发流程，从制造到封测，从eda到设计，全方位影响芯片产业格局。
chiet技术是提高芯片集成度、节约芯片成本、实现晶粒die级可重用的最重要的方法。未来，chiet技术将在高性能计算、高密度计算等领域发挥着重要作用。先进的chiet技术将继续由代工厂主导，混合使用2d、25d、3d等先进封装技术将进一步提高产品性价比与竞争力。
注:免责申明本文仅为个人笔记，内含